使用SystemVerilog進(jìn)行模擬更容易生成隨機(jī)數(shù)，對(duì)隨機(jī)數(shù)的可控性更強(qiáng)。對(duì)于隨機(jī)變量，可以在SystemVerilog中用rand或randc  plus數(shù)據(jù)類型定義。Rand表示變量是隨機(jī)變量，在指定范圍內(nèi)服從均勻分布。在rand的基礎(chǔ)上，randc要求當(dāng)生成的隨機(jī)數(shù)在指定范圍內(nèi)完成一次遍歷時(shí)，它會(huì)重復(fù)遍歷，C是循環(huán)的。聲明隨機(jī)變量后，需要通過(guò)約束來(lái)限制隨機(jī)數(shù)需要滿足的條件。這些都需要在類中聲明。