最大限度提高Σ-Δ ADC驅動器的性能

2020-12-04 11:07:49

你查過網上有多少關于“ADC緩沖設計”的文章嗎？答案是400多萬篇，在這么多參考文獻中很難找到我們需要的東西。對于大多數模擬和混合信號數據采集系統的設計工程師來說，這可能并不奇怪，因為設計無緩沖模數轉換器(ADC)的外部前端需要耐心和大量建議。常被認為是一種藝術形式，是經過多年探索掌握了它的竅門的古怪大師的儲備。對于沒有經驗的人來說，這是一個反復嘗試的令人沮喪的過程。很多時候，由于很多相互關聯的規范，設計師要做出很多取舍(和評價)才能做到最好效果。

挑戰

放大器級的設計由兩個相互關聯的不同級組成，因此很難對問題進行數學建模，尤其是因為這兩個級之間存在非線性因素。第一步是選擇用于緩沖傳感器輸出和驅動ADC輸入的放大器。第二步是設計一個低通濾波器，減小輸入帶寬，使帶外噪聲最小。

理想的放大器是提供剛好合適的帶寬，以正確緩沖傳感器或發射器產生的信號，而不會增加額外的噪聲，功耗為零，但實際放大器遠非如此。大多數情況下，放大器規格將決定整體系統性能，尤其是噪聲、失真和功耗。要更好地理解問題，第一步是了解離散時間ADC的工作原理。

離散時間ADC獲取連續時間模擬信號的樣本，然后將其轉換為數字代碼。當信號被采樣時，根據模擬轉換器的類型，存在相同固有問題的兩種不同情況。

SAR ADC集成了一個采樣保持電路，采樣保持電路基本上由一個開關和一個電容組成，它的作用是將模擬信號保持到轉換完成，如如圖1所示。

離散時間-型ADC或過采樣轉換器實現了類似的輸入級，即具有一定內部電容的輸入開關。-型ADC的采樣機制略有不同，但采樣輸入架構相似。開關和電容用于保存模擬輸入信號的副本。

在這兩種情況下，開關都是用CMOS技術實現的，閉合時電阻為非零，通常是幾歐姆，這種串聯電阻和采樣電容(pF級)的結合，意味著ADC輸入帶寬往往很大，很多情況下遠大于ADC采樣頻率。

帶寬問題

對于轉換器來說，輸入信號帶寬是一個問題。在采樣理論中，我們知道高于奈奎斯特頻率(ADC采樣頻率的一半)的頻率信號應該被去除，否則這些頻率信號將在目標頻帶中產生鏡像或混疊。通常，噪聲頻譜中相當大的功率存在于高于模數轉換器奈奎斯特頻率的頻帶中。如果不處理該噪聲，它將混疊到奈奎斯特頻率以下，這將增加本底噪聲(如如圖2所示)，并顯著降低系統的動態范圍。

ADC輸入信號帶寬和緩沖器輸出帶寬是首先要解決的問題。為了確保噪聲不會混疊，必須限制模數轉換器輸入信號的帶寬。這不是一個小問題。

一般來說，放大器的選擇是基于大信號帶寬(即壓擺率)和增益帶寬積的規格，以應對輸入信號的極端情況，這決定了ADC能夠跟蹤的變化最快的信號。

然而，放大器的有效噪聲帶寬等于小信號帶寬(通常考慮小于10 mV p-p的信號)，通常至少比大信號帶寬高4到5倍。

換句話說，如果500 kHz選擇大信號規格，小信號帶寬很容易達到2 MHz或3 MHz，可能導致ADC采集大量噪聲。因此，在將模擬信號輸入ADC之前，小信號的帶寬應受到外部限制，否則測得的噪聲將是ADC數據手冊規格的三到四倍。