（1）時鐘、總線、片選信號要遠離I/O線和接插件。
      （2）模擬電壓輸入線、參考電壓端要盡量遠離數字電路信號線，特別是時鐘。
      （3）對A/D類器件，數字部分與模擬部分寧可統一下也不要交叉。
      （4） 時鐘線垂直于I/O線比平行I/O線干擾小，時鐘元件引腳遠離I/O電纜。
      （5）元件引腳盡量短，去耦電容引腳盡量短。
      （6）關鍵的線要盡量粗，并在兩邊加上保護地。高速線要短要直。
      （7）對噪聲敏感的線不要與大電流，高速開關線平行。
      （8）石英晶體下面以及對噪聲敏感的器件下面不要走線。
      （9）弱信號電路，低頻電路周圍不要形成電流環路。
      （10）任何信號都不要形成環路，如不可避免，讓環路區盡量小。
      （11）每個集成電路一個去耦電容。每個電解電容邊上都要加一個小的高頻旁路電容。
      （12）用大容量的鉭電容或聚酷電容而不用電解電容作電路充放電儲能電容。使用管狀電容時，外殼要接地。