本文主要討論在千兆位數據傳輸中需考慮的信號完整性設計問題，同時介紹應用PCB設計工具解決這些問題的方法，如趨膚效應和介質損耗、過孔和連接器的影響、差分信號及布線考慮、電源分配及EMI控制等。

　　通訊與計算機技術的高速發展使得高速PCB設計進入了千兆位領域，新的高速器件應用使得如此高的速率在背板和單板上的長距離傳輸成為可能，但與此同時，PCB設計中的信號完整性問題(SI)、電源完整性以及電磁兼容方面的問題也更加突出。

　　信號完整性是指信號在信號線上傳輸的質量，主要問題包括反射、振蕩、時序、地彈和串擾等。信號完整性差不是由某個單一因素導致，而是板級設計中多種因素共同引起。在千兆位設備的PCB板設計中，一個好的信號完整性設計要求工程師全面考慮器件、傳輸線互聯方案、電源分配以及EMC方面的問題。

　　高速PCB設計EDA工具已經從單純的仿真驗證發展到設計和驗證相結合，幫助設計者在設計早期設定規則以避免錯誤而不是在設計后期發現問題。隨著數據速率越來越高設計越來越復雜，高速PCB系統分析工具變得更加必要，這些工具包括時序分析、信號完整性分析、設計空間參數掃描分析、EMC設計、電源系統穩定性分析等。這里我們將著重討論在千兆位設備PCB設計中信號完整性分析應考慮的一些問題。

圖1：有損傳輸線的等效模型

　　高速器件與器件模型

　　盡管千兆位發送與接收元器件供應商會提供有關芯片的設計資料，但是器件供應商對于新器件信號完整性的了解也存在一個過程，這樣器件供應商給出的設計指南可能并不成熟，還有就是器件供應商給出的設計約束條件通常都是非?？量痰模瑢υO計工程師來說要滿足所有的設計規則會非常困難。所以就需要信號完整性工程師運用仿真分析工具對供應商的約束規則和實際設計進行分析，考察和優化元器件選擇、拓撲結構、匹配方案、匹配元器件的值，并最終開發出確保信號完整性的PCB布局布線規則。因此，千兆位信號的精確仿真分析變得十分重要，而器件模型在信號完整性分析工作中的作用也越來越得到重視。

　　元器件模型通常包括IBIS模型和Spice模型。由于板級仿真只關心輸出管腳經過互聯系統到輸入管腳的信號響應，同時IC廠家不希望泄漏器件內部詳細的電路信息，且晶體管級Spice模型仿真時間通常難以忍受，所以IBIS模型在高速PCB設計領域逐漸被越來越多的器件廠家和信號完整性工程師所接受。

　　對于千兆位設備PCB系統的仿真，工程師經常會對IBIS模型的精確性提出質疑。當器件工作在晶體管的飽和與截止區時，IBIS模型缺乏足夠詳細的信息來描述，在瞬態響應的非線性區域，用IBIS模型仿真的結果不能像晶體管級模型那樣產生精確的響應信息。然而，對于ECL類型器件，可以得到和晶體管級模型仿真結果很吻合的IBIS模型，原因很簡單，ECL驅動器工作在晶體管的線性區域，輸出波形更接近于理想的波形，按IBIS標準可以得到較為精確的IBIS模型。

圖2：Loss和Lossless仿真波形對比。

　　隨著數據傳輸速率提高，在ECL技術基礎上發展起來的差分器件得到很大發展。LVDS標準和CML等使得千兆位信號傳輸成為可能。從上面的討論可知，由于電路結構和相應的差分技術應用，IBIS標準仍然適用于千兆位系統的設計。已發表的一些IBIS模型在2.5Gbps LVDS和CML設計中的應用文章也證明了這一點。

　　由于IBIS模型不適用于描述有源電路，對于許多有預加重電路進行損耗補償的Gbps器件，IBIS模型并不合適。因此，在千兆位系統設計中，IBIS模型只有在下列情況下才可以有效工作：

　　1．差分器件工作在放大區(線性V-I曲線)

　　2．器件沒有有源預加重電路

　　3．器件有預加重電路但是沒有啟動(短的互聯系統下啟動預加重功能可能導致更差的結果)

　　4．器件有無源預加重電路，但是電路可以從器件的裸片上分離。

　　數據速率在10Gbps或以上時，輸出的波形更像正弦波，這時Spice模型就更適用。

　　損耗影響

　　當信號頻率升高，傳輸線上的衰減就不可忽略。此時需要考慮由導體串連等效電阻和介質并聯等效電導引起的損耗，需使用有損傳輸線模型進行分析。

　　有損傳輸線等效模型如圖1，從圖中可以看出，表征損耗的是等效串連電阻R和等效并聯電導G。等效串連電阻R是直流電阻和趨膚效應引起的電阻，直流電阻為導體本身的電阻，由導體的物理結構和導體的電阻率決定。當頻率升高，趨膚效應開始作用，趨膚效應是當高頻信號通過導體時，導體中的信號電流集中于導體表面的現象。在導體內部，沿導體截面信號電流密度呈指數衰減，電流密度減小為原來1/e時的深度叫趨膚深度。頻率越高，趨膚深度越小，導致導體的電阻增加。趨膚深度與頻率的平方根成反比。

圖3：過孔造成的阻抗不連續。